Меню

Как строить таблицу истинности триггера

Jk триггер временная диаграмма

Персональные инструменты

Триггер — это запоминающее устройство, хранящее одно из двух состояний — либо 0 либо 1.

Содержание

RS — триггер

Первым будет рассмотрен RS-триггер. Его условное обозначение приведено на рисунке 1.

S (SET) — вход установки значения 1. R (RESET) — вход сброса (установки значения 0). Входы прямые — активны при подачи логической единицы, неактивны при подаче логического нуля.

Логика работы RS-триггера:

  • S=0 R=0 — режим хранения информации (выходы не меняются, Q(t+1)=Q(t) )
  • S=1 R=1 — режим записи единицы ( Q(t+1)=1 )
  • S=0 R=1 — режим записи нуля ( Q(t+1)=0 )
  • S=1 R=1 — запрещенная комбинация (оба входа активны). Значение Q зависит от реализации триггера (не определено в общем случае). Значение перехода из запрещенного состояния Q(t) в Q(t+1) тоже зависит от реализации.

RS — триггер с инверсными входами (рис. 2) работает аналогично, только входы становятся активны при подаче логического нуля, а неактивны при подаче единицы.

Классическая реализация RS-триггера

Классической является реализация RS-триггера на элементах «ИЛИ-НЕ» (рис 3.):

S R Q(t) Q(t+1) no Q(t+1) Описание
1 режим хранения нуля
1 1 режим хранения единицы
1 1 установка в состояние 1
1 1 1 режим хранения 1
1 1 режим хранения нуля
1 1 1 сброс в ноль
1 1 запрещено
1 1 1 запрещено

Временные диаграммы RS-триггера

Будем считать, что в триггере записано значение «0», попробуем записать «1» (рис. 4).

Если объединить входы R и S триггера, то выход будет определяться тем, какой из элементов сработает раньше («генератор случайных чисел»). Схема и временные диаграммы такого подключения приведены на рисунке 5.

Таблица истинности jk триггера практически совпадает с таблицей истинности синхронного RS-триггера. Для того чтобы исключить запрещённое состояние, его схема изменена таким образом, что при подаче двух единиц jk триггер превращается в счётный триггер. Это означает, что при подаче на тактовый вход C импульсов он изменяет своё состояние на противоположное. Таблица истинности jk триггера приведена в таблице 1.

Таблица 1. Таблица истинности jk триггера.

С K J Q(t) Q(t+1) Пояснения
x x Режим хранения информации
x x 1 1
1 Режим хранения информации
1 1 1
1 1 1 Режим установки единицы J=1
1 1 1 1
1 1 Режим записи нуля K=1
1 1 1
1 1 1 1 K=J=1 счетный режим триггера
1 1 1 1

Один из вариантов внутренней схемы JK-триггера приведен на рисунке 1. Он построен по классической двухтактной схеме. Приведенная на рисунке 1 схема удобна для изучения принципов работы данного триггера в счетном режиме.

Рисунок 1. Внутренняя схема jk триггера

Для реализации счетного режима в схеме введена перекрестная обратная связь с выходов второго триггера на входы R и S первого триггера. Благодаря обратной связи на входах R и S первого триггера никогда не может возникнуть запрещенная комбинация, а то, что она перекрестная, вводит новый режим работы — счетный. При подаче на входы j и k логической единицы одновременно JK-триггер переходит в счетный режим, подобно T триггеру.

Приводить временные диаграммы работы JK-триггера не имеет смысла, так как они совпадают с приведёнными ранее временными диаграммами RS- и . Условно-графическое обозначение приведено на рисунке 2.

Рисунок 2. Условно-графическое обозначение jk триггера

Цифровые микросхемы обычно собираются на элементах «И-НЕ». Тогда схема, приведенная на рисунке 1, преобразуется в схему, показанную на рисунке 3.


Рисунок 3. jk триггер, собранный на логических элементах «И-НЕ»

В промышленно выпускающихся микросхемах обычно кроме входов j и k реализуются входы R и S, которые позволяют устанавливать jk-триггер в заранее определённое исходное состояние. Именно так реализованы микросхемы 155ТВ1, 133ТВ1, SN7472. На рисунке 4 приведена цоколевка этих микросхем.


Рисунок 4. Цоколевка микросхем К155ТВ1

В названиях отечественных микросхем для обозначения jk триггера присутствуют буквы ТВ. Например, микросхемы К1554ТВ9 и К1554ТВ15 содержат в одном корпусе по два jk триггера. В качестве примеров иностранных микросхем, содержащих jk триггеры можно назвать такие микросхемы, как 74HCT73, 74LVC109 или 74ACT109. В качестве примера на рисунке 5 приведена цоколевка микросхемы К1554ТВ15 (74ACT109)


Рисунок 5. Цоколевка микросхем К1554ТВ15

Так как jk триггер является универсальной схемой, то рассмотрим несколько примеров ее использования. Начнем с примера его использования в качестве обнаружителя коротких импульсов.

Рисунок 6. Схема обнаружения короткого импульса на jk триггере

В данной схеме при поступлении на вход «C» импульса триггер переходит в единичное состояние, которое затем может быть обнаружено последующей схемой (например, микропроцессором). Для того, чтобы привести схему в исходное состояние, необходимо подать на вход R уровень логического нуля.

Теперь рассмотрим пример построения на jk триггере ждущего мультивибратора (схема, формирующая заданную длительность импульса). Один из вариантов схемы ждущего мультивибратора приведен на рисунке 7.

Рисунок 7. Схема ждущего мультивибратора, собранного на jk триггере

Схема ждущего мультивибратора работает подобно схеме обнаружения короткого импульса. Длительность выходного импульса определяется постоянной времени RC цепочки. Диод VD1 предназначен для быстрого восстановления исходного состояния схемы (разряда емкости C). Если быстрое восстановление схемы не требуется, например, когда длительность выходных импульсов гарантированно меньше половины периода следования входных импульсов, то диод VD1 можно исключить из схемы ждущего мультивибратора.

В качестве последнего примера применения универсального jk триггера, рассмотрим схему счетного T-триггера. Схема счетного триггера приведена на рисунке 8.

Рисунок 8. Схема счетного триггера, построенного на jk триггере

В схеме, приведенной на рисунке 8, для реализации счетного режима работы триггера на входы J и K подаются уровни логической единицы. Если эти входы вывести в качестве отдельного входа, то они образуют отдельный вход разрешения счета T.

Применение в составе цифровых счетчиков является их основной областью применения. В современной технике цифровые схемы собираются на основе заказных микросхем (ASIC) или микросхем программируемой логихи (FPGA). Их проектирование может вестись в графическом редакторе, точно так же, как это было описано выше, а может применяться язык программирования цифровых микросхем. В качестве примера на приведено описание jk триггера на языке VERILOG.

Листинг 1. Описание модуля jk триггера на языке VERILOG

Дата последнего обновления файла 20.10.2019

Вместе со статьей «JK-триггеры» читают:

При одновременном ошибочном нажатии двух клавиш клавиатуры, данный триггер вводит в компьютер код только одной из них.

Приоритетные триггеры позволяют предотвратить сбои и ошибки в работе различных устройств.

JK-триггер имеет два информационных входа J и K, тактовый динамический вход C, и два приоритетных асинхронных входа установки S и сброса R (рис. 11).

Рис. 11 JK-триггер:

а – принципиальная схема; б – временные диаграммы работы

В таблице истинности триггера (табл. 9) значком «Х» обозначаются произвольные значения переменных J, K и C, которые не оказывают влияния на результат вследствие приоритета входов R, S (моменты времени t4, t5, t6, t7). Этим же определяется нестабильность при R = S = 1, т.к. схема работает как асинхронный RS-триггер.

В случае еслиR = S = 0, асинхронный триггер переходит в режим хранения и разрешается работа синхронного динамического JK-триггера. Запись информации происходит, для данной схемы триггера, по переднему фронту (0-1) сигнала на входе C (моменты времени t1,t2, t3).

Когда на входах J=K=1, происходит инверсия предыдущего значения на выходах триггера (момент времени t3).

Таблица истинности JK-триггера Таблица 9

Если построить полную таблицу истинности JK-триггера, то можно получить аналитическое выражение его работы:

7 Преобразование триггеров

Различные триггеры могут выполнять одинаковые функции за счет использования дополнительных связей. На основе JK-триггера можно получить любой другой триггер, например, синхронные D-триггер, T-триггер, RS–триггер с динамическими входами C (рис. 12, а, б, в).

Рис. 12 Синхронные триггеры с динамическими входами:

а – D-триггер, б –T-триггер, в –RS–триггер

По принципу построения различают одноступенчатые триггеры, рассмотренные выше, и двухступенчатые триггеры. Последние состоят из двух ячеек памяти – последова­тельно включенных триггеров (рис. 13). Триггер D1 имеет тактовый вход C, который реагирует на передний фронт импульса синхронизации C, а входы триггера D2 реагирует на задний фронт этого импульса. Вначале информация записывается в первую ступеньD1, а затем переписывается во вторую D2 и появляется на выходе.

Двухступенчатый триггер обозначается вместо символа T символами TT, управляется по обоим фронтам, реализуются по схеме «ведущий-ведомый» (вход C как у D1).

Рис. 13 MS-триггер:

а – принципиальная схема; б – временные диаграммы работы

Последовательность работы MS-триггера:

— на интервале времени t1t2 ведущий триггер D1 сохраняет поступающую в него информацию, ведомый триггер D2 отключен от D1;

— на интервале времени t2t3 оба триггера отключены;

— на интервале времени t3t4 ведущий триггер D1 отключен от информационных сигналов, ведомый триггерD2 сохраняет поступающую в него информацию от D1.

Двухступенчатые триггеры могут состоять из собственно триг­гера и динамической промежуточной ячейки памяти. Они управляются толь­ко одним фронтом тактового импульса – передним фронтом из 0 в 1.

Данные MS-триггеры используются в цифровых устройствах, где при поступлении тактового сигнала информация записывается в первый триггер и не должна проходить сразу во все триггеры, подключенные последовательно за первым (регистры).

Чтобы предотвратить такое сквозное прохождение сигнала, для одноступенчатых динамических триггеров нужно использовать импульсы синхронизации с очень крутыми (короткими по времени) фронтами.

Тогда благодаря задержке переключения первого триггера, подключенный к нему триггер успеет перейти в режим хранения до поступления на его вход новой информации, т.к. сигнал на тактовом входе, общий для всех триггеров, уже успеет переключиться в постоянное значение и отключит этот триггер.

Триггеры с MS структурой являются динамическими. Для исключения сбоев в работе, у этих триггеров нормируется минимально допустимый промежуток времени до появления фронта сигнала C, когда на входе данные не должны изменяться.

Также указывается аналогичный интервал – время удержания данных, после завершения фронта тактового импульса.

На рисунке 14 представлены временные диаграммы передних и задних фронтов переключений различных типов логических элементов, полученные экспериментально.

Рис. 14 Графики фронтов цифровых сигналов: а – заднего; б — переднего

На логические элементы, изготовленные по различной технологии, одновременно поступает входной сигнал в момент времени t =0 и начинается их переключение. График 1 соответствует эмиттерно-связанной логике (ЭСЛ); график 2: транзисторно-транзисторной логике с диодами Шотки (ТТЛШ); график 3: транзисторно-транзисторной логике (ТТЛ); график 4: логике на комплементарных полевых транзисторах метал-окисел-полупроводник (КМОП). Из временных диаграмм следует, что всякое переключение логических элементов сопровождается переходным процессом. Если тактовый сигнал появится во время, пока этот процесс не закончился, то возможна ошибка считывания информации.

Читайте также:  Что можно что нельзя шпицам таблица есть

9 Разработка триггеров

Для разработки схем триггеров используется следующий алгоритм:

Составляется полная таблица истинности, из которой получают аналитическое выражение работы триггера.

Выбирается тип базового триггера (бистабильной ячейки, рис. 4, а; 5, а) и записывается его характеристическое уравнение.

На основе сравнения таблицы истинности разрабатываемого триггера и его аналитического выражения выбирают дополнительные логические элементы, составляют требуемую схему.

Триггеры являются ячейками памяти, куда заносится информация в двоичном коде, при необходимости информация считывается.

Совмещая в себе функциональные возможности более простых видов триггеров, JK-триггер является универсальным.

Динамическая работа триггеров позволяет снизить вероятность влияния помех при считывании информации из-за сокращения временного интервала записи. Это свойство используется в сложных цифровых устройствах.

  • АлтГТУ 419
  • АлтГУ 113
  • АмПГУ 296
  • АГТУ 266
  • БИТТУ 794
  • БГТУ «Военмех» 1191
  • БГМУ 172
  • БГТУ 602
  • БГУ 153
  • БГУИР 391
  • БелГУТ 4908
  • БГЭУ 962
  • БНТУ 1070
  • БТЭУ ПК 689
  • БрГУ 179
  • ВНТУ 119
  • ВГУЭС 426
  • ВлГУ 645
  • ВМедА 611
  • ВолгГТУ 235
  • ВНУ им. Даля 166
  • ВЗФЭИ 245
  • ВятГСХА 101
  • ВятГГУ 139
  • ВятГУ 559
  • ГГДСК 171
  • ГомГМК 501
  • ГГМУ 1967
  • ГГТУ им. Сухого 4467
  • ГГУ им. Скорины 1590
  • ГМА им. Макарова 300
  • ДГПУ 159
  • ДальГАУ 279
  • ДВГГУ 134
  • ДВГМУ 409
  • ДВГТУ 936
  • ДВГУПС 305
  • ДВФУ 949
  • ДонГТУ 497
  • ДИТМ МНТУ 109
  • ИвГМА 488
  • ИГХТУ 130
  • ИжГТУ 143
  • КемГППК 171
  • КемГУ 507
  • КГМТУ 269
  • КировАТ 147
  • КГКСЭП 407
  • КГТА им. Дегтярева 174
  • КнАГТУ 2909
  • КрасГАУ 370
  • КрасГМУ 630
  • КГПУ им. Астафьева 133
  • КГТУ (СФУ) 567
  • КГТЭИ (СФУ) 112
  • КПК №2 177
  • КубГТУ 139
  • КубГУ 107
  • КузГПА 182
  • КузГТУ 789
  • МГТУ им. Носова 367
  • МГЭУ им. Сахарова 232
  • МГЭК 249
  • МГПУ 165
  • МАИ 144
  • МАДИ 151
  • МГИУ 1179
  • МГОУ 121
  • МГСУ 330
  • МГУ 273
  • МГУКИ 101
  • МГУПИ 225
  • МГУПС (МИИТ) 636
  • МГУТУ 122
  • МТУСИ 179
  • ХАИ 656
  • ТПУ 454
  • НИУ МЭИ 641
  • НМСУ «Горный» 1701
  • ХПИ 1534
  • НТУУ «КПИ» 212
  • НУК им. Макарова 542
  • НВ 777
  • НГАВТ 362
  • НГАУ 411
  • НГАСУ 817
  • НГМУ 665
  • НГПУ 214
  • НГТУ 4610
  • НГУ 1992
  • НГУЭУ 499
  • НИИ 201
  • ОмГТУ 301
  • ОмГУПС 230
  • СПбПК №4 115
  • ПГУПС 2489
  • ПГПУ им. Короленко 296
  • ПНТУ им. Кондратюка 119
  • РАНХиГС 186
  • РОАТ МИИТ 608
  • РТА 243
  • РГГМУ 118
  • РГПУ им. Герцена 124
  • РГППУ 142
  • РГСУ 162
  • «МАТИ» — РГТУ 121
  • РГУНиГ 260
  • РЭУ им. Плеханова 122
  • РГАТУ им. Соловьёва 219
  • РязГМУ 125
  • РГРТУ 666
  • СамГТУ 130
  • СПбГАСУ 318
  • ИНЖЭКОН 328
  • СПбГИПСР 136
  • СПбГЛТУ им. Кирова 227
  • СПбГМТУ 143
  • СПбГПМУ 147
  • СПбГПУ 1598
  • СПбГТИ (ТУ) 292
  • СПбГТУРП 235
  • СПбГУ 582
  • ГУАП 524
  • СПбГУНиПТ 291
  • СПбГУПТД 438
  • СПбГУСЭ 226
  • СПбГУТ 193
  • СПГУТД 151
  • СПбГУЭФ 145
  • СПбГЭТУ «ЛЭТИ» 380
  • ПИМаш 247
  • НИУ ИТМО 531
  • СГТУ им. Гагарина 114
  • СахГУ 278
  • СЗТУ 484
  • СибАГС 249
  • СибГАУ 462
  • СибГИУ 1655
  • СибГТУ 946
  • СГУПС 1513
  • СибГУТИ 2083
  • СибУПК 377
  • СФУ 2423
  • СНАУ 567
  • СумГУ 768
  • ТРТУ 149
  • ТОГУ 551
  • ТГЭУ 325
  • ТГУ (Томск) 276
  • ТГПУ 181
  • ТулГУ 553
  • УкрГАЖТ 234
  • УлГТУ 536
  • УИПКПРО 123
  • УрГПУ 195
  • УГТУ-УПИ 758
  • УГНТУ 570
  • УГТУ 134
  • ХГАЭП 138
  • ХГАФК 110
  • ХНАГХ 407
  • ХНУВД 512
  • ХНУ им. Каразина 305
  • ХНУРЭ 324
  • ХНЭУ 495
  • ЦПУ 157
  • ЧитГУ 220
  • ЮУрГУ 306

Полный список ВУЗов

Чтобы распечатать файл, скачайте его (в формате Word).

Источник



Электроника

учебно-справочное пособие

  • Главная
  • Теория
  • Практика
  • Справочники
  • Схемы
  • Arduino
  • Тесты

Триггеры

Триггер — устройство, которое может находиться в одном из двух устойчивых состояний и переходить из одного состояния в другое под воздействием входного сигнала. При этом напряжение на его выходе скачкообразно изменяется. Триггер является базовым элементом последовательностных цифровых устройств.

Триггеры предназначены для запоминания двоичной информации. В нем может храниться либо 0 либо 1. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако триггеры могут использоваться и для построения некоторых цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в параллельный или цифровые линии задержки.

Для удобства использования триггеры имеют два выхода:

  • прямой Q;
  • инверсный Q .

Логические уровни на этих двух выходах противоположны. Это сделано для удобства соединения триггеров с другими логическими элементами устройств. Некоторые типы триггеров инверсного выхода не имеют.

Состояние триггера определяется по выходному сигналу. Состоянию триггера 1 соответствует на выходе Q высокий уровень сигнала (1). Состоянию триггера 0 соответствует на выходе Q низкий уровень сигнала (0).

Входы триггера делятся на информационные и вспомогательные (управляющие). Сигналы, поступающие на информационные входы, управляют состоянием триггера. Сигналы на вспомогательных входах используются для предварительной установки триггера в требуемое состояние и синхронизации.

ris32

Рис. 1 — Стандартное обозначение триггера

Обозначения входов триггеров:

S — раздельный вход установки в единичное состояние (напряжение высокого уровня на прямом выходе Q);
R — раздельный вход установки в нулевое состояние (напряжение низкого уровня на прямом выходе Q);
D — информационный вход (на него подается информация, предназначенная для занесения в триггер);
C — вход синхронизации;
Т — счетный вход.

Число входов зависит от структуры и функций, выполняемых триггером.

Классификация триггеров

По способу приема информации:

  • Асинхронные триггеры воспринимают информационные сигналы и реагируют на них в момент появления на входах триггера.
  • Синхронные(тактируемые )триггеры реагируют на информационные сигналы при наличии разрешающего сигнала на специальном управляющем входе С, называемом входом синхронизации.

Синхронные триггеры подразделяются на:

  • Триггеры со статическим управлением воспринимают информационные сигналы при подаче на вход С уровня 1 (прямой С-вход) или 0 (инверсный С-вход).
  • Триггеры с динамическим управлением воспринимают информационные сигналы при изменении сигнала на Свходе от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

По принципу построения триггеры со статическим управлением подразделяются на:

  • Одноступенчатые триггеры характеризуются наличием одной ступени запоминания информации.
  • В двухступенчатых триггерах имеются две ступени запоминания информации. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе.

По функциональным возможностям различаются:

  • триггер с раздельной установкой состояний 0 и 1 (RS-триггер);
  • триггер с приемом информации по одному входу D (D-триггер или триггер задержки);
  • триггер со счетным входом Т (T-триггер);
  • универсальный триггер с информационными входами J и K (JK-триггер).

Наибольшее распространение в цифровых устройствах получили RS-триггер с двумя установочными входами, тактируемый D-триггер и счетный Т-триггер.

Для обозначения функциональных возможностей триггеров в интегральном исполнении используется следующая маркировка: TR — RS-триггер; TB — JK-триггер; ТМ — D-триггер.
В качестве базовых логических элементов можно использовать элементы ИЛИ-НЕ, И-НЕ. Поскольку триггер является простейшим ПЦУ, закон функционирования может быть задан таблицей переходов, в которой входные сигналы в момент их изменения и состояние триггера обозначены индексом t, а после переключения — индексом t+1.

Основные характеристики триггеров

  • Быстродействие — максимальная частота переключения состояний триггера.
  • Чувствительность — наименьшее напряжение на входе (пороговым напряжением), при котором происходит переключение.
  • Помехоустойчивость — способность триггера нормально работать в условиях помех.
  • Функциональные возможности характеризуются числом входных сигналов.

RS-триггер

Асинхронный RS-триггер c прямыми входами

Асинхронный RS-триггер c прямыми входами имеет два информационных входа S и R, используемые для установки соответственно 1 и 0, а также два выхода: прямой и инверсный. RS-триггер построен на двух логических элементах ИЛИ-НЕ, соединенных в контур (рис. 2).

Рис. 2 — Схема асинхронного RS-триггера на логических элементах ИЛИ-НЕ.
Входы R и S прямые (активный уровень ‘1’)

При комбинации сигналов S=1, R=0 (табл. 1) триггер переходит в состояние 1 независимо от предыдущего состояния. При S=0, R=1 триггер устанавливается в состояние 0. Комбинация сигналов S=0, R=0 не изменяет состояния триггера, т. е. состояние триггера в момент t+1 равно состоянию триггера в момент t. Набор сигналов S=1, R=1 является запрещенным, так как он приводит к нарушению работы триггера и неопределенности его состояния.

Таблица состояний асинхронного RS-триггера c прямыми входами

St Rt Qt Qt+1
1 1
1
1 1
1 1
1 1 1
1 1
1 1 1

RS-триггер может быть построен на элементах «И-НЕ» (рис. 3). Вход S (Set) позволяет устанавливать выход триггера Q в единичное состояние при подаче на его вход логического нуля. Вход R (Reset) позволяет сбрасывать выход триггера Q в нулевое состояние при подаче на его вход логического нуля.

Риc. 3 — Схема простейшего триггера на схемах «И-НЕ».
Входы R и S инверсные (активный уровень «0»)

Так как триггер при построении его на различных элементах работает одинаково, то его изображение на принципиальных схемах тоже одинаково. Изображение простейшего триггера на принципиальных схемах приведено на рисунке 4.

а) б)

Рис. 4 — Условное графическое обозначение асинхронного RS-триггера
а) — с прямыми входами, б) — с инверсными входами

Синхронный RS-триггер со статическим управлением

Схема триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены. То есть цифровые схемы требуют синхросигнала. Все переходные процессы должны закончиться за время периода синхросигнала.Для таких цифровых схем требуются синхронные триггеры.

Синхронный RS-триггер со статическим управлением (рис. 3) отличается от асинхронного наличием С-входа, на который поступают синхронизирующие (тактовые) сигналы.
Синхронный RS-триггер принимает состояние 1, если на входы С и S поступают уровни 1, или сохраняет единичное состояние при отсутствии единичных сигналов на входе С или R.

Схема синхронного триггера приведена на рисунке 5, а обозначение на принципиальных схемах на рисунке 6.

Рис. 5 — Схема синхронного триггера на схемах «И-НЕ»

Рис. 6 — Условное графическое обозначение
синхронного RS-триггера со статическим управлением

Синхронный RS-триггер с динамическим управлением

В синхронном RS-триггере с динамическим входом (рис. 7) информация воспринимается триггером со входов S и R при смене уровней С=1 на С=0.

Читайте также:  Арсенал тула тур таблица

Рис. 7 — Условное графическое обозначение
синхронного RS-триггера с динамическим управлением

JK-триггер

JK-тригггер (рис. 8) представляет собой двухступенчатый синхронный триггер. Закон функционирования JK-триггера задан в табл. 2.

Если на входе J высокий потенциал, а на входе K – ноль, то триггер установится в единичное состояние. Если на входе J – ноль, а на входе К высокий потенциал, то триггер «сбросится» в нулевое состояние. Когда J=K=0 независимо от тактовых импульсов состояние триггера не меняется. .В отличие от RS-триггера JK-триггер не имеет запрещенных комбинаций сигналов на входах J и К: при J=1 и K=1 триггер изменяет свое состояние на противоположное. В этом случае триггер работает как делитель частоты на два

Рис. 8 — Условное графическое обозначение JK-триггера

Таблица состояний JK-триггера

Входы Выход Состояние
Jt Кt Qt+1
1 1 Запись 1
1 Запись 0
Qt Хранение
1 1 Qt Счетный режим

На рис. 9 представлен синхронный JK-триггер с динамическим управлением и выводами предустановки S и R. Такой триггер изменяет состояние по фронту (переход от «0» к «1») тактового импульса на входе С.

Рис. 9 — Условное графическое обозначение
синхронного JK-триггера с динамическим управлением

Т-триггер

Т-триггер (счетный триггер) имеет один вход Т, куда подают тактирующие (счетные) импульсы. Функционирование T-триггера описывается диаграммой на рис. 10. После подачи каждого тактирующего импульса состояние Т-триггера меняется в обратное (инверсное) предыдущему состоянию.

Рис. 10 — Временная диаграмма работы Т-триггера

Рис. 11- Условное графическое обозначение Т-триггера

D-триггер

D-триггер (от англ. delay) запоминает входную информацию при поступлении синхроимпульса.

Хранение информации в D-триггерах обеспечивается за счет синхронизации, поэтому все реальные D-триггеры имеют два входа: информационный D и синхронизации С (рис. 12). Под действием синхросигнала С информация, поступающая на вход D, принимается в триггер, но на выходе Q появляется с задержкой на один такт. В D-триггере с динамическим входом прием в триггер информации со входа D происходит в момент смены на входе С уровня 0 на уровень 1.

Рис. 12 — Схема D-триггера

Таблица состояний D-триггера

C D Qt+1
1
1 1 1

Условное графическое обозначение D-триггера показано на рис. 13.

Рис. 13 — Условное графическое обозначение D-триггера

Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защелкой. Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рисунке 14.

Рис. 14 — Временная диаграмма D-триггера

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера. Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы «защелкиваются» в этот момент. Отсюда и название — триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту. Схема такого триггера приведена на рисунке 15, а обозначение на принципиальных схемах на рисунке 16.

Рис. 15 — Схема универсального D-триггера

Рис. 16 — Обозначение универсального D-триггера на принципиальных схемах

На рис. 17 представлено условное обозначение D-триггера микросхемы К155ТМ2, содержащей два D-триггера. Входы R и S выполняют те же функции, что и в RS-триггере.

Рис. 17 — D-триггер микросхемы К155ТМ2

D-триггер несложно преобразовать в счетный триггер, т. е. такой, состояние которого изменяется после поступления очередного импульса на счетный вход. Для обеспечения счетного режима необходимо вход D соединить с инверсным выходом триггера (рис. 18,а). Из логики работы D-триггера следует, что после прихода импульса на вход С состояние триггера будет изменяться на противоположное. Это иллюстрируется временными диаграммами, или эпюрами напряжений (рис. 18,б). Подобно таблице истинности, эпюры напряжений дают наглядное представление о работе устройства.

Интегральные микросхемы и работа с ними 1-18.jpg

Рис. 18 — Работа D-триггера в счетном режиме
а) — соединение выводов, б) — временные диаграммы

Необходимо отметить, что изменение состояния D-триггера данного типа происходит при изменении напряжения на счетном входе с низкого уровня на высокий. Такое изменение напряжения часто называют положительным перепадом напряжения или фронтом импульса. Реакцию триггера на положительный перепад напряжения отображают косой чертой, пересекающей линию входа С (рис. 18,а). Аналогично изменение напряжения с высокого уровня на низкий называют отрицательным перепадом напряжения, спадом или срезом импульса. На схемах это отображают также косой чертой, но повернутой на 90° относительно показанной на рисунке 18,а. В зависимости от своей внутренней структуры триггер реагирует или на положительный, или на отрицательный перепад напряжения.

Источники

Электроника © ЦДЮТТ • Марсель Арасланов • 2020

Источник

Логические триггеры: схемы, классификация, устройство, назначение, применение

Содержание

Логические триггеры что это?

Триггер — простейшее последовательностное устройство, которое может находиться в одном из двух возможных состояний и переходить из одного состояния в другое под воздействием входных сигналов. Триггер является базовым элементом последовательностных логических устройств. Входы триггера разделяют на информационные и управляющие (вспомогательные). Это разделение в значительной степени условно. Информационные входы используются для управления состоянием триггера. Управляющие входы обычно используются для предварительной установки триггера в некоторое состояние и для синхронизации.

Васильев Дмитрий Петрович Профессор электротехники СПбГПУ

Триггеры могут иметь 2 выхода: прямой Q и инверсный Q.

Триггеры классифицируют по различным признакам, поэтому существует достаточно большое число классификаций. К сожалению, эти классификации не образуют стройной системы, но инженеру необходимо их знать.

Классификация триггеров

  • по способу приема информации;
  • по принципу построения;
  • по функциональным возможностям.

Асинхронный триггер

Асинхронный триггер — изменяет свое состояние непосредственно в момент появления соответствующего информационного сигнала.

Васильев Дмитрий Петрович Профессор электротехники СПбГПУ

Синхронные триггеры — реагируют на информационные сигналы только при наличии соответствующего сигнала на так называемом входе синхронизации C (от англ. clock). Этот вход также обозначают терминами «строб», «такт».

Синхронные триггеры

Синхронные триггеры в свою очередь подразделяют на триггеры со статическим (статические) и динамическим (динамические) управлением по входу синхронизации C. Статические триггеры воспринимают информационные сигналы при подаче на вход C логической единицы (прямой вход) или логического нуля (инверсный вход).

Динамические триггеры воспринимают информационные сигналы при изменении (перепаде) сигнала на входе C от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

Статические триггеры

Статические триггеры в свою очередь подразделяют на одноступенчатые (однотактные) и двухступенчатые (двухтактные). В одноступенчатом триггере имеется одна ступень запоминания информации, а в двухступенчатом — две такие ступени. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе. Двухступенчатый триггер обозначают через ТТ.

Различие триггеров по функциональным возможностям

  • с раздельной установкой состояния 0 и 1 (RS-триггеры);
  • универсальные (JK-триггеры);
  • с приемом информации по одному входу D (D-триггеры, или триггеры задержки);
  • со счетным входом Т (Т-триггеры).

Обозначение входов триггеров

Входы триггеров обычно обозначают следующим образом:

S — вход для установки в состояние «1»;

R — вход для установки в состояние «0»;

J — вход для установки в состояние «1» в универсальном триггере;

К — вход для установки в состояние «0» в универсальном триггере;

Т — счетный (общий) вход;

D — вход для установки в состояние «1» или в состояние «0»;

V — дополнительный управляющий вход для разрешения приема информации (иногда используют букву Е вместо V).

Рассмотрим некоторые типы триггеров и их реализацию на логических элементах.

Асинхронный RS-триггер

Обратимся к асинхронному RS-триггеру, имеющему условное графическое обозначение, приведенное на рис. 3.54.

Триггер имеет два информационных входа: S (от англ. set) и R (от англ. reset).

Закон функционирования триггеров удобно описывать таблицей переходов, которую иногда также называют таблицей истинности (рис. 3.55). Через S’, R’, Q’ обозначены соответствующие логические сигналы, имеющие место в некоторый момент времени t, а через Q t + 1 — выходной сигнал в следующий момент времени t+1.

Комбинацию входных сигналов S’ = l, R’ =1 часто называют запрещенной, так как после нее триггер оказывается в состоянии (1 или 0), предсказать которое заранее невозможно. Подобных ситуаций нужно избегать.

Рассматриваемый триггер может быть реализован на двух элементах ИЛИ-НЕ (рис. 3.56).

Необходимо убедиться, что эта схема функционирует в полном соответствии с приведенной выше таблицей переходов.

Микросхема К564ТР2 содержит 4 асинхронных RS-триггера и один управляющий вход (рис. 3.57).

Источник

RS триггер

Триггер в переводе с английского – защёлка. Это электронный модуль, способный длительно находиться в одном устойчивом состоянии и менять его под действием внешнего сигнала. Это цифровая автоматическая ячейка, которая умеет запоминать и хранить двоичный код данных, размером в 1 бит. То, как работает триггер, зависит от его структуры и назначения. В основе всякой подобной ячейки располагается восстанавливающее кольцо из пары инверторов. Устройство содержит прямой и инверсный выходы.

Общая структурная схема защёлки

Место триггеров в цифровой схемотехнике

Сам рс триггер, как один из структурных элементов в схемотехнике, не содержит в своём составе какого-то отдельного блока или устройства памяти. Он является простейшей логической ячейкой, которая запоминает своё предыдущее и настоящее состояния на входах и выходах. Память является результатом алгоритма работы переключателя. Выходы устройства находятся в состоянии либо логического нуля, либо единицы. При их изменении схема «защёлкивает» это положение и запоминает до тех пор, пока устройство управления вводом, выполненное из логических элементов, не даст команду об изменении состояния.

Классификация

Прежде, чем рассматривать работу триггеров, необходимо разобраться в обозначениях входов и выходов подобных устройств.

Входа (порты) у триггера бывают:

  • R (reset) – устанавливает положение 0, раздельный порт;
  • S (set) – устанавливает положение 1, раздельный порт;
  • J – порт универсальных защёлок, устанавливает статус 1;
  • K – порт универсальных защёлок, устанавливает статус 0;
  • T – счётный порт, меняет положение защёлки.
Читайте также:  Таблица позвонков человека анатомия

Информация. Высокий уровень потенциала на входе или выходе равняется логической единице, низкий – логическому нулю. У микросхем марки ТТЛ логической единицей считается потенциал от 2,4…5В, логическим нулём – 0…0,4 В при напряжении питания 5 В. Для логических сборок других серий диапазоны потенциалов могут отличаться.

У защёлки в наличии два выходных порта:

  • Q – прямой;
  • Q¯ – инверсный.

При единице на прямом (Q = 0) «защёлка» находится в состоянии «1». В случае низкого потенциала на выходе (Q = 1) статус защёлки – «0».

У инверсного выхода все наоборот. При нуле у выхода Q¯ переключатель находится в состоянии единицы. Инверсия положения нужна для внедрения различных схематических решений.

Внимание! Типы портов определяют названия электронных переключателей, так, имея порта R и S, он носит имя RS-триггер.

Последовательностное логическое устройство (ПЛУ), которым является «защёлка», – это своеобразный блок для постройки различных комбинаций в схемах логических цепей. Бистабильное состояние RS-защёлки помогает компоновать такие логические схемы, как счётчики, регистры хранения, устройства памяти или регистры сдвига. Независимо от метода устройства логических связей, основные виды электронных переключателей можно разделить по способу ввода данных:

  • синхронный тип;
  • асинхронный тип;
  • комбинированный.

Всё зависит от того, как посылается команда управления на изменение состояния «защёлки».

Синхронные устройства

Для того чтобы rs триггер не менял своего положения от сочетания задержанных командных импульсов на его портах, применяют синхронизирующую команду. Это тактовый импульс, который подаётся на синхронизирующий порт. Сменившиеся сигналы на входах такой «защёлки» не смогут изменить состояния на выходе, пока не придёт тактовый (синхронизирующий) импульс. Эти импульсы вырабатывают тактовые генераторы. Длина тактовых сигналов намного меньше их периода. Импульсы определяют частоту замены информации, привязав её к дискретным временным периодам – tl, t2,…,tn-1,tn, tn+l. Это позволяет синхронизировать процессы работы отдельных узлов оборудования в едином ритме.

Действие схемы следующее:

  • если на порту С присутствует ноль, статус триггера не меняется, поскольку информация с портов S и R не передаётся на защёлку;
  • если на порту С появляется логическая единица, то переключатель принимает команды с S и R входов и меняет своё положение.

У таких схем повышенная помехоустойчивость, что выгодно отличает их от асинхронных устройств, последние могут перевернуться не только от сигнала, но и от помехи. Синхронная структура применяется в технике, связанной с преобразованием или обработкой цифровых данных.

Синхронный RS – триггер, схема и графическое обозначение

Важно! При применении RS-защёлки с инверсными входами необходимо заменить элементы схемы «И» на элементы «И — НЕ».

Асинхронные модели

Устройство, меняющее своё состояние немедленно при изменении команды на логических портах, называют асинхронным триггером. Он имеет в своём составе только порты: R (сброс) и S (установка). Ограничения для пользования подобными схемами связано с соперничеством между сигналами, которые при попадании на разные входы RS-триггера движутся разными путями, как бы состязаясь между собой. При этом возникают временные задержки и сдвиги, вызванные разными причинами: изменения температуры, долгий срок службы и прочее. Такая «гонка» вызывает частые ошибочные переворачивания ячейки.

Тактовая синхронизация в данном случае не эффективна, потому асинхронные ячейки применяются в качестве асинхронных счётчиков, различных ключей, делителей частоты и им подобных схемных решений.

Асинхронный RS-триггер, структурная схема

Комбинированные схемы

Модуль, состоящий из комбинации нескольких ячеек, называется комбинированным триггером. Возможны комбинации от двух и более функциональных ячеек.

Таблица комбинаций двух типов ячеек памяти

Тип устройства RS R S E JK T D DV
RS Х Х Х Х Х Х Х
R Х Х Х Х Х Х
S Х Х Х Х Х
E Х Х Х Х
JK Х Х Х
T Х Х
D Х
DV

Типы триггеровЗдесь Х – объединение двух типов возможно.

Подразделение этих устройств по типам можно рассмотреть по таблицам переходов состояния.

Выделяются следующие типы ячеек памяти состояния:

  • rs-защёлка – асинхронная и синхронная;
  • jk-защёлка;
  • d-защёлка;
  • t-защёлка.

Последний элемент списка – устройство составное, выполняется из синхронной rs-ячейки памяти.

RS-триггеры

Рассматривают два вида подобных ячеек: асинхронная и синхронная защёлка. При подробном изучении видна значительная разница в работе и сфере применения.

RS-триггер асинхронный

Самый простой вид защёлки, редко применяется как самостоятельное устройство, является ячейкой для построения более сложных блоков. Построены асинхронные соты на элементах:

  • 2 ИЛИ – НЕ, триггерная сота с прямыми портами;
  • 2 И-НЕ, триггерная сота с инверсными портами.

Фиксированные положения триггеру обеспечивают обратные связи. Это подключение выхода одного к любому входному порту другого логического элемента.

RS-триггер синхронный

Основа регистров, делителей частоты и различных счётчиков – триггерная сота памяти. В подобных устройствах зафиксированную раньше информацию нужно передать на выход и записать в следующую ячейку по сигналу тактового импульса. Импульс подаётся на С-порт (статический или динамический).

К сведению. Статический С-вход выполняет синхронизацию по изменению уровня потенциала сигнала, динамический С-вход синхронизирует изменение состояния не по уровню, а моменту его изменения. Переключение на динамическом С-входе может осуществляться по фронту импульса (прямой) или по его срезу (инверсный).

Состоящие из пары синхронных rs-триггеров и инвертора двухступенчатые RS-триггеры управляются полным (задействованы и фронт, и срез) динамическим тактовым импульсом. Такие ячейки памяти называются master-slave (мастер-помощник).

JK-триггер

Отличительной чертой этого типа «защёлки» является отсутствие запрещённого сочетания сигналов на портах. При J = K = 1 положение защёлки переворачивается на обратное, по сравнению к текущим Q0.

JK-переключатель отличается от RS-ячейки памяти только одним: если на J и K подаётся «1», то он меняет своё пребывание на противоположное положение. Происходит инверсия, причём у этой ячейки памяти отсутствуют запрещённые состояния главных портов.

Внимание! Если провести аналогию обозначения входов, то J и K, соответственно, аналогичны входам S и R у RS-триггера. Практическое применение нашли только синхронные jk-триггеры с динамической синхронизацией.

Таблица истинности и обозначение jk-триггера

Что такое RS триггер

Это сота памяти, способная находиться в одном из стабильных положений: «0» или «1». Переворачиваться, т.е. менять их, она может под воздействием тактовых сигнальных импульсов. Ни записать, ни стереть хранимый бит элементарный элемент, собранный на двух инверторах, не может. Принцип работы rs триггеров, выполненных на двух компонентах 2И-НЕ, позволяет это сделать.

Таблица истинности

Таблица переходов состояний (таблица истинности) поясняет работу RS-триггера на элементах «И-НЕ». На ней Q 0 – текущий статус ячейки до попадания активного сигнала на порт. Когда логическая единица отсутствует на входах R и S, «защёлка» сохраняет положение Q 0. Активный импульс R = 1 перекидывает защёлку в положение 0, импульс S = 1 – в положение 1. Звездочка в таблице указывает на положение при запрещенном сочетании приходящих сигналов.

Таблица истинности RS-триггера

Такой тип имеет раздельное назначение логических состояний нуля и единицы по информационным портам.

Временные диаграммы

Кроме таблиц истинности, помогает разобраться в работе ячейки битовой памяти временная диаграмма. При этом на графике при изучении импульсов рассматривают следующие параметры:

  • длительность импульса – временной интервал от фронта до спада;
  • период – интервал от фронта предыдущего импульса до фронта последующего;
  • скважность – отношение периода импульса к его длительности.

Диаграмма графически отображает сигнальные импульсы на входах и выходах в одних и тех же временных точках.

Временная диаграмма RS-триггера

Классификация последовательных схем

Последовательные схемы допускается классифицировать по следующим показателям:

  • одноступенчатые защёлки, в которых содержатся элемент памяти и устройство управления, их маркируют буквой Т;
  • двухступенчатые ячейки: статического и динамического управления, используются для защиты от гонок сигналов, обозначаются буквами ТТ;
  • переключатели, имеющие сложную логику: одно,- и двухступенчатые соты.

Одноступенчатые ячейки применяются в качестве первых ступеней в переключателях ТТ с динамической схемой управления, имеют такое же управление. При самостоятельном использовании управление в большинстве своём статическое.

Двухступенчатые устройства имеют как статическое, так и динамическое управление.

Состояние «Установлен»

RS-переключатель в этом состоянии имеет установленную цепь с Q, равным нулю, и Q¯, равным единице, и независим от управляемого сигнала. При этом на R присутствует ноль, на S – логическая единица.

Состояние «Сброшен»

Это тоже неизменная ситуация. Для её организации необходимо выставить исходные условия. На R подаётся «1», на S – «0». При этом выход Q должен иметь «1», Q¯ – значение «0». Обратные связи обеспечивают и фиксируют независимое от последующих значений на входах значение.

Диаграмма переключения RS-триггера

Состояния переключения, установки и сброса можно просмотреть на временной диаграмме. На ней отмечено, что переключатель переходит в положение установки при появлении нуля на его S-входе и единице на входе R, фиксированный сброс при подаче нуля на порт R и единицы на S.

Диаграмма переключения защёлки

Внимание! Если ноль подать на два входа (R и S) синхронно, то переключатель из-за неопределённого состояния на вводах может перевернуться в любое непредсказуемое положение, при этом произойдёт повреждение данных.

Модификация схемы триггера

Чтобы смена состояний происходила на подъёме уровня сигнала у rs-триггера, необходимо на его выходах иметь:

  • при установке – Q = 1, а Q¯ = 0;
  • при сбросе – Q = 0, а Q¯ = 1.

Чтобы это организовать, поступающие сигналы защёлки инвертируют. В результате этого изменение состояния выполняется при поступлении положительных сигналов. При модификации добавляются в качестве инверторов 2 элемента И-НЕ.

Модификация схемы триггера

Как синхронизировать работу триггера

Подключение двухпортового элемента «И» в последовательную цепь схемы триггера с каждым из входов позволит менять его статус, независимо от состояний на R,- или S-входах. Новый порт С получится при объединении двух портов ячеек «И». В результате доработки статус на выходах Q и Q¯ будет меняться только тогда, когда на С будет приходить высокий потенциал. Предусмотрено подключение генераторов тактовых импульсов на этот новый вход.

Синхронизация триггера

Регистры на триггерах

Так как один переключатель является однобитовой ячейкой памяти, то, чтобы сохранить несколько бит, нужно увеличить количество единичных хранилищ. Цепочка из таких ячеек носит названия регистра. Регистр позволяет временно хранить цифровые данные двоичных разрядов. Количество разрядов зависит от количества однобитовых ячеек.

Схема 4-х разрядного регистра сдвига на триггерах

Использование элементарных электронных цифровых устройств – триггеров, позволяет составлять сложные схемы управления логическими устройствами. Одна элементарная защёлка памяти своим бистабильным состоянием помогает осуществлять самые сложные схемные решения.

Видео

Источник

Adblock
detector